第三章 VHDL程序设计语句和描述方式

3.1数据流建模

3.1.1连续赋值语句

目标类型主要是标量线网和向量线网两种

标量现网：wire a,b;

向量线网：wire[3:0]  a,b;

显示连续赋值语句：

<net_declaration><range><name>;

assign  #<delay><name>=Assignment expression;

隐式连续赋值语句：

<net_declaration><drive_strength><range>#<delay><name>=Assignment expression;

<net_declaration>连线型变量类型

<range>变量位宽，格式为[msb:lab],缺省为一位

<drive_strength>赋值驱动强度，只能在隐式连续赋值语句中得到指定，用来对连线型变量收到的驱动强度进行指定

wire(weak0,strong1) out=in1&in2;

<delay>延时量，这一项是可选的；

连续赋值语句需要注意的以下几点：

赋值目标只能是线网类型；

在连续赋值中，只要赋值语句的右边表达式中任何一个变量有变化，表达式立即被计算，计算的结果立即赋给左边的信号；

连续赋值语句不能出现在过程块中，

多个连续赋值语句之间并行，与位置顺序无关；

连续赋值语句中延时有硬件电路中惯性延时的特性，任何小于其延时的信号变化脉冲都将被率除掉，不会体现在输出端口上。

3.2行为级建模

过程语句

1.initial过程语句

module initial_tb1;

reg A,B,C;

initial

begin

      A=0;B=1;C=0;

        #100 A=1;B=0;

        #100 A=0;C=1;

        end

endmodule 

2.always语句块

always@(<敏感事件列表>)

        语句块；

例如：

3.过程语句中使用需要注意的问题

无论时序逻辑还是组合逻辑，VHDL要求在过程语句中，被赋值信号必须定义为“reg类型”。

如何选取敏感事件作为过程的触发条件

1.采用过程对组合电路进行描述，作为全部的输入信号需要列入敏感信号列表

2.采用过程对时序电路 描述，时间信号和部分输入信号列入敏感事件列表，不同的敏感事件列表会产生不同的电路形式

module initial_tb2;

reg S1;

initial 

begin

        S1=0;

        #100 S1=1;

        #200 S1=0;

        #50 S1=1;

        #100 $finish;

end

endmodule

四选一数据选择器

module mux4_1(out,in0,in1,in2,in3,sel);

output out;

input in0,in1,in2,in3;

input [1:0] sel;

reg out;

always @(in0 or in1 or in2 or in3 or sel)

        case(sel)

        2'b00:        out=in0;

        2b'01:        out=in1;

        2b'10:        out=in2;

        2b'11:        out=in3;

        default:        out=2'bx;

        endcase

endmodule

同步置数，同步清零计数器

module counter1 (out,data,load,reset,clk);

output[7:0] out;

input[7:0] data;

input load,clk,reset;

reg[7:0] out;

always  @(posedge clk)

begin

        if(!reset)        out=8'h00;

        else if(load) out=data;

        else        out=out+1;

        end

endmodule

always 语句描述异步清